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target-tricore: Add instructions of RRRR opcode format
Reviewed-by: Richard Henderson <rth@twiddle.net> Signed-off-by: Bastian Koppelmann <kbastian@mail.uni-paderborn.de>
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068fac77c8
commit
4d108fe33a
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@ -7583,6 +7583,59 @@ static void decode_rrr1_msubad_h(CPUTriCoreState *env, DisasContext *ctx)
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}
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}
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}
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}
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/* RRRR format */
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static void decode_rrrr_extract_insert(CPUTriCoreState *env, DisasContext *ctx)
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{
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uint32_t op2;
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int r1, r2, r3, r4;
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TCGv tmp_width, tmp_pos;
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r1 = MASK_OP_RRRR_S1(ctx->opcode);
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r2 = MASK_OP_RRRR_S2(ctx->opcode);
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r3 = MASK_OP_RRRR_S3(ctx->opcode);
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r4 = MASK_OP_RRRR_D(ctx->opcode);
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op2 = MASK_OP_RRRR_OP2(ctx->opcode);
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tmp_pos = tcg_temp_new();
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tmp_width = tcg_temp_new();
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switch (op2) {
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case OPC2_32_RRRR_DEXTR:
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tcg_gen_andi_tl(tmp_pos, cpu_gpr_d[r3], 0x1f);
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if (r1 == r2) {
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tcg_gen_rotl_tl(cpu_gpr_d[r4], cpu_gpr_d[r1], tmp_pos);
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} else {
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tcg_gen_shl_tl(tmp_width, cpu_gpr_d[r1], tmp_pos);
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tcg_gen_subfi_tl(tmp_pos, 32, tmp_pos);
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tcg_gen_shr_tl(tmp_pos, cpu_gpr_d[r2], tmp_pos);
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tcg_gen_or_tl(cpu_gpr_d[r4], tmp_width, tmp_pos);
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}
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break;
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case OPC2_32_RRRR_EXTR:
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case OPC2_32_RRRR_EXTR_U:
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tcg_gen_andi_tl(tmp_width, cpu_gpr_d[r3+1], 0x1f);
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tcg_gen_andi_tl(tmp_pos, cpu_gpr_d[r3], 0x1f);
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tcg_gen_add_tl(tmp_pos, tmp_pos, tmp_width);
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tcg_gen_subfi_tl(tmp_pos, 32, tmp_pos);
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tcg_gen_shl_tl(cpu_gpr_d[r4], cpu_gpr_d[r1], tmp_pos);
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tcg_gen_subfi_tl(tmp_width, 32, tmp_width);
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if (op2 == OPC2_32_RRRR_EXTR) {
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tcg_gen_sar_tl(cpu_gpr_d[r4], cpu_gpr_d[r4], tmp_width);
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} else {
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tcg_gen_shr_tl(cpu_gpr_d[r4], cpu_gpr_d[r4], tmp_width);
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}
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break;
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case OPC2_32_RRRR_INSERT:
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tcg_gen_andi_tl(tmp_width, cpu_gpr_d[r3+1], 0x1f);
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tcg_gen_andi_tl(tmp_pos, cpu_gpr_d[r3], 0x1f);
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gen_insert(cpu_gpr_d[r4], cpu_gpr_d[r1], cpu_gpr_d[r2], tmp_width,
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tmp_pos);
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break;
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}
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tcg_temp_free(tmp_pos);
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tcg_temp_free(tmp_width);
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}
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static void decode_32Bit_opc(CPUTriCoreState *env, DisasContext *ctx)
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static void decode_32Bit_opc(CPUTriCoreState *env, DisasContext *ctx)
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{
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{
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int op1;
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int op1;
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@ -7898,6 +7951,9 @@ static void decode_32Bit_opc(CPUTriCoreState *env, DisasContext *ctx)
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||||||
case OPCM_32_RRR1_MSUBAD_H:
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case OPCM_32_RRR1_MSUBAD_H:
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||||||
decode_rrr1_msubad_h(env, ctx);
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decode_rrr1_msubad_h(env, ctx);
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||||||
break;
|
break;
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||||||
|
/* RRRR format */
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||||||
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case OPCM_32_RRRR_EXTRACT_INSERT:
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||||||
|
decode_rrrr_extract_insert(env, ctx);
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}
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}
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}
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}
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