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target-tricore: Add instructions of RR2 opcode format
Signed-off-by: Bastian Koppelmann <kbastian@mail.uni-paderborn.de> Reviewed-by: Richard Henderson <rth@twiddle.net>
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f1cc6eafdd
commit
12f323e66e
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@ -4958,6 +4958,39 @@ static void decode_rr1_mulq(CPUTriCoreState *env, DisasContext *ctx)
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tcg_temp_free(temp2);
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tcg_temp_free(temp2);
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}
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}
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/* RR2 format */
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static void decode_rr2_mul(CPUTriCoreState *env, DisasContext *ctx)
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{
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uint32_t op2;
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int r1, r2, r3;
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op2 = MASK_OP_RR2_OP2(ctx->opcode);
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r1 = MASK_OP_RR2_S1(ctx->opcode);
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r2 = MASK_OP_RR2_S2(ctx->opcode);
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r3 = MASK_OP_RR2_D(ctx->opcode);
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switch (op2) {
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case OPC2_32_RR2_MUL_32:
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gen_mul_i32s(cpu_gpr_d[r3], cpu_gpr_d[r1], cpu_gpr_d[r2]);
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break;
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case OPC2_32_RR2_MUL_64:
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gen_mul_i64s(cpu_gpr_d[r3], cpu_gpr_d[r3+1], cpu_gpr_d[r1],
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cpu_gpr_d[r2]);
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break;
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||||||
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case OPC2_32_RR2_MULS_32:
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||||||
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gen_helper_mul_ssov(cpu_gpr_d[r3], cpu_env, cpu_gpr_d[r1],
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cpu_gpr_d[r2]);
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break;
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case OPC2_32_RR2_MUL_U_64:
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gen_mul_i64u(cpu_gpr_d[r3], cpu_gpr_d[r3+1], cpu_gpr_d[r1],
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cpu_gpr_d[r2]);
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|
break;
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||||||
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case OPC2_32_RR2_MULS_U_32:
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||||||
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gen_helper_mul_suov(cpu_gpr_d[r3], cpu_env, cpu_gpr_d[r1],
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|
cpu_gpr_d[r2]);
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|
break;
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}
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|
}
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static void decode_32Bit_opc(CPUTriCoreState *env, DisasContext *ctx)
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static void decode_32Bit_opc(CPUTriCoreState *env, DisasContext *ctx)
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||||||
{
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{
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int op1;
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int op1;
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||||||
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@ -5218,6 +5251,10 @@ static void decode_32Bit_opc(CPUTriCoreState *env, DisasContext *ctx)
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||||||
case OPCM_32_RR1_MULQ:
|
case OPCM_32_RR1_MULQ:
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||||||
decode_rr1_mulq(env, ctx);
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decode_rr1_mulq(env, ctx);
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||||||
break;
|
break;
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||||||
|
/* RR2 format */
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||||||
|
case OPCM_32_RR2_MUL:
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||||||
|
decode_rr2_mul(env, ctx);
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||||||
|
break;
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}
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}
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}
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}
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Loading…
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