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target/mips: Implement MT ASE support for nanoMIPS
Add emulation of MT ASE instructions for nanoMIPS. Reviewed-by: Richard Henderson <richard.henderson@linaro.org> Signed-off-by: Aleksandar Markovic <amarkovic@wavecomp.com> Signed-off-by: Stefan Markovic <smarkovic@wavecomp.com>
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9affc1c592
commit
0a1a6ed78a
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@ -16989,7 +16989,7 @@ static void gen_pool16c_nanomips_insn(DisasContext *ctx)
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}
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}
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}
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}
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static void gen_pool32a0_nanomips_insn(DisasContext *ctx)
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static void gen_pool32a0_nanomips_insn(CPUMIPSState *env, DisasContext *ctx)
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{
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{
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int rt = extract32(ctx->opcode, 21, 5);
|
int rt = extract32(ctx->opcode, 21, 5);
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||||||
int rs = extract32(ctx->opcode, 16, 5);
|
int rs = extract32(ctx->opcode, 16, 5);
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||||||
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@ -17157,6 +17157,87 @@ static void gen_pool32a0_nanomips_insn(DisasContext *ctx)
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tcg_temp_free(t0);
|
tcg_temp_free(t0);
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||||||
}
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}
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break;
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break;
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||||||
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case NM_D_E_MT_VPE:
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{
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uint8_t sc = extract32(ctx->opcode, 10, 1);
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TCGv t0 = tcg_temp_new();
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switch (sc) {
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case 0:
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if (rs == 1) {
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/* DMT */
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check_cp0_mt(ctx);
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gen_helper_dmt(t0);
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||||||
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gen_store_gpr(t0, rt);
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||||||
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} else if (rs == 0) {
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/* DVPE */
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||||||
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check_cp0_mt(ctx);
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||||||
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gen_helper_dvpe(t0, cpu_env);
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||||||
|
gen_store_gpr(t0, rt);
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||||||
|
} else {
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|
generate_exception_end(ctx, EXCP_RI);
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||||||
|
}
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|
break;
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|
case 1:
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if (rs == 1) {
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||||||
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/* EMT */
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||||||
|
check_cp0_mt(ctx);
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||||||
|
gen_helper_emt(t0);
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||||||
|
gen_store_gpr(t0, rt);
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||||||
|
} else if (rs == 0) {
|
||||||
|
/* EVPE */
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||||||
|
check_cp0_mt(ctx);
|
||||||
|
gen_helper_evpe(t0, cpu_env);
|
||||||
|
gen_store_gpr(t0, rt);
|
||||||
|
} else {
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|
generate_exception_end(ctx, EXCP_RI);
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||||||
|
}
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|
break;
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||||||
|
}
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||||||
|
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|
tcg_temp_free(t0);
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||||||
|
}
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|
break;
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case NM_FORK:
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check_mt(ctx);
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{
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TCGv t0 = tcg_temp_new();
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|
TCGv t1 = tcg_temp_new();
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||||||
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gen_load_gpr(t0, rt);
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||||||
|
gen_load_gpr(t1, rs);
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|
gen_helper_fork(t0, t1);
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|
tcg_temp_free(t0);
|
||||||
|
tcg_temp_free(t1);
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||||||
|
}
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|
break;
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case NM_MFTR:
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|
case NM_MFHTR:
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check_cp0_enabled(ctx);
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||||||
|
if (rd == 0) {
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|
/* Treat as NOP. */
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||||||
|
return;
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|
}
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||||||
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gen_mftr(env, ctx, rs, rt, extract32(ctx->opcode, 10, 1),
|
||||||
|
extract32(ctx->opcode, 11, 5), extract32(ctx->opcode, 3, 1));
|
||||||
|
break;
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|
case NM_MTTR:
|
||||||
|
case NM_MTHTR:
|
||||||
|
check_cp0_enabled(ctx);
|
||||||
|
gen_mttr(env, ctx, rs, rt, extract32(ctx->opcode, 10, 1),
|
||||||
|
extract32(ctx->opcode, 11, 5), extract32(ctx->opcode, 3, 1));
|
||||||
|
break;
|
||||||
|
case NM_YIELD:
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|
check_mt(ctx);
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|
{
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|
TCGv t0 = tcg_temp_new();
|
||||||
|
|
||||||
|
gen_load_gpr(t0, rs);
|
||||||
|
gen_helper_yield(t0, cpu_env, t0);
|
||||||
|
gen_store_gpr(t0, rt);
|
||||||
|
tcg_temp_free(t0);
|
||||||
|
}
|
||||||
|
break;
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||||||
#endif
|
#endif
|
||||||
default:
|
default:
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generate_exception_end(ctx, EXCP_RI);
|
generate_exception_end(ctx, EXCP_RI);
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||||||
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@ -18049,7 +18130,7 @@ static int decode_nanomips_32_48_opc(CPUMIPSState *env, DisasContext *ctx)
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||||||
case NM_POOL32A:
|
case NM_POOL32A:
|
||||||
switch (ctx->opcode & 0x07) {
|
switch (ctx->opcode & 0x07) {
|
||||||
case NM_POOL32A0:
|
case NM_POOL32A0:
|
||||||
gen_pool32a0_nanomips_insn(ctx);
|
gen_pool32a0_nanomips_insn(env, ctx);
|
||||||
break;
|
break;
|
||||||
case NM_POOL32A7:
|
case NM_POOL32A7:
|
||||||
switch (extract32(ctx->opcode, 3, 3)) {
|
switch (extract32(ctx->opcode, 3, 3)) {
|
||||||
|
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