dynarec: ssa missing changes
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Flyinghead
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681c423e66
commit
0890150dda
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@ -3,6 +3,8 @@
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*/
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#include <sstream>
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#include <set>
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#include <math.h>
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#include "types.h"
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#include "shil.h"
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@ -488,11 +490,11 @@ void constprop(RuntimeBlockInfo* blk)
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||||
if (op->rs2.is_imm())
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||||
{
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||||
op->rs1.type=1;
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||||
op->rs1.type = FMT_IMM;
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||||
op->rs1._imm= op->op==shop_add ?
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||||
(rv[op->rs1._reg]+op->rs2._imm):
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||||
(rv[op->rs1._reg]-op->rs2._imm);
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||||
op->rs2.type=0;
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||||
op->rs2.type = FMT_NULL;
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||||
printf("%s -> mov32!\n",op->op==shop_add?"shop_add":"shop_sub");
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||||
op->op=shop_mov32;
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||||
}
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||||
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@ -501,7 +503,7 @@ void constprop(RuntimeBlockInfo* blk)
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{
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u32 immy=rv[op->rs1._reg];
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||||
op->rs1=op->rs2;
|
||||
op->rs2.type=1;
|
||||
op->rs2.type = FMT_IMM;
|
||||
op->rs2._imm=immy;
|
||||
printf("%s -> imm prm (%08X)!\n",op->op==shop_add?"shop_add":"shop_sub",immy);
|
||||
}
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||||
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@ -523,7 +525,7 @@ void constprop(RuntimeBlockInfo* blk)
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||||
//NOT WORKING
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||||
//WE NEED PROPER PAGELOCKS
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||||
if (op->op==shop_readm && op->rs1.is_imm() && op->rd.is_r32i() && op->rd._reg<16 && op->flags==0x4 && op->rs3.is_null())
|
||||
if (false && op->op==shop_readm && op->rs1.is_imm() && op->rd.is_r32i() && op->rd._reg<16 && op->flags==0x4 && op->rs3.is_null())
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||||
{
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||||
u32 baddr=blk->addr&0x0FFFFFFF;
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||||
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@ -864,10 +866,34 @@ void srt_waw(RuntimeBlockInfo* blk)
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||||
}
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||||
#include "hw/sh4/modules/ccn.h"
|
||||
#include "ngen.h"
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||||
#include "hw/sh4/sh4_core.h"
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||||
#include "hw/sh4/sh4_mmr.h"
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||||
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||||
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||||
#define SHIL_MODE 1
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||||
#include "shil_canonical.h"
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||||
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||||
#define SHIL_MODE 4
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||||
#include "shil_canonical.h"
|
||||
|
||||
//#define SHIL_MODE 2
|
||||
//#include "shil_canonical.h"
|
||||
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||||
#if FEAT_SHREC != DYNAREC_NONE
|
||||
#define SHIL_MODE 3
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||||
#include "shil_canonical.h"
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||||
#endif
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||||
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||||
#include "ssa.h"
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||||
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||||
//Simplistic Write after Write without read pass to remove (a few) dead opcodes
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||||
//Seems to be working
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||||
void AnalyseBlock(RuntimeBlockInfo* blk)
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||||
{
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||||
//SSAOptimizer optim(blk);
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||||
//optim.Optimize();
|
||||
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||||
u32 st[sh4_reg_count]={0};
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||||
/*
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||||
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@ -1000,47 +1026,68 @@ void AnalyseBlock(RuntimeBlockInfo* blk)
|
|||
//printf("\nBlock: %d affecter regs %d c\n",affregs,blk->guest_cycles);
|
||||
}
|
||||
|
||||
void UpdateFPSCR();
|
||||
bool UpdateSR();
|
||||
#include "hw/sh4/modules/ccn.h"
|
||||
#include "ngen.h"
|
||||
#include "hw/sh4/sh4_core.h"
|
||||
#include "hw/sh4/sh4_mmr.h"
|
||||
|
||||
|
||||
#define SHIL_MODE 1
|
||||
#include "shil_canonical.h"
|
||||
|
||||
#define SHIL_MODE 4
|
||||
#include "shil_canonical.h"
|
||||
|
||||
//#define SHIL_MODE 2
|
||||
//#include "shil_canonical.h"
|
||||
|
||||
#if FEAT_SHREC != DYNAREC_NONE
|
||||
#define SHIL_MODE 3
|
||||
#include "shil_canonical.h"
|
||||
#endif
|
||||
|
||||
string name_reg(u32 reg)
|
||||
string name_reg(Sh4RegType reg)
|
||||
{
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||||
stringstream ss;
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||||
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||||
if (reg >= reg_fr_0 && reg <= reg_xf_15)
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||||
ss << "f" << (reg-16);
|
||||
ss << "f" << (reg - reg_fr_0);
|
||||
else if (reg <= reg_r15)
|
||||
ss << "r" << reg;
|
||||
else if (reg == reg_sr_T)
|
||||
ss << "sr.T";
|
||||
else if (reg == reg_fpscr)
|
||||
ss << "fpscr";
|
||||
else if (reg == reg_sr_status)
|
||||
ss << "sr";
|
||||
else if (reg <= reg_r7_Bank)
|
||||
ss << "r" << (reg - reg_r0_Bank) << "b";
|
||||
else
|
||||
{
|
||||
switch (reg)
|
||||
{
|
||||
case reg_sr_T:
|
||||
ss << "sr.T";
|
||||
break;
|
||||
case reg_fpscr:
|
||||
ss << "fpscr";
|
||||
break;
|
||||
case reg_sr_status:
|
||||
ss << "sr";
|
||||
break;
|
||||
case reg_pc_dyn:
|
||||
ss << "pc_dyn";
|
||||
break;
|
||||
case reg_macl:
|
||||
ss << "macl";
|
||||
break;
|
||||
case reg_mach:
|
||||
ss << "mach";
|
||||
break;
|
||||
case reg_pr:
|
||||
ss << "pr";
|
||||
break;
|
||||
case reg_gbr:
|
||||
ss << "gbr";
|
||||
break;
|
||||
case reg_nextpc:
|
||||
ss << "pc";
|
||||
break;
|
||||
case reg_fpul:
|
||||
ss << "fpul";
|
||||
break;
|
||||
case reg_old_fpscr:
|
||||
ss << "old_fpscr";
|
||||
break;
|
||||
case reg_old_sr_status:
|
||||
ss << "old_sr_status";
|
||||
break;
|
||||
case reg_ssr:
|
||||
ss << "ssr";
|
||||
break;
|
||||
default:
|
||||
ss << "s" << reg;
|
||||
break;
|
||||
}
|
||||
}
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||||
|
||||
return ss.str();
|
||||
}
|
||||
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||||
string dissasm_param(const shil_param& prm, bool comma)
|
||||
{
|
||||
stringstream ss;
|
||||
|
|
@ -1057,33 +1104,22 @@ string dissasm_param(const shil_param& prm, bool comma)
|
|||
}
|
||||
else if (prm.is_reg())
|
||||
{
|
||||
if (!prm.is_r32i())
|
||||
ss << "f" << (prm._reg-16);
|
||||
else if (prm._reg<=reg_r15)
|
||||
ss << "r" << prm._reg;
|
||||
else if (prm._reg == reg_sr_T)
|
||||
ss << "sr.T";
|
||||
else if (prm._reg == reg_fpscr)
|
||||
ss << "fpscr";
|
||||
else if (prm._reg == reg_sr_status)
|
||||
ss << "sr";
|
||||
else
|
||||
ss << "s" << prm._reg;
|
||||
|
||||
ss << name_reg(prm._reg);
|
||||
|
||||
if (prm.count() > 1)
|
||||
{
|
||||
ss << "v" << prm.count();
|
||||
}
|
||||
ss << "." << prm.version[0];
|
||||
}
|
||||
|
||||
return ss.str();
|
||||
}
|
||||
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||||
string shil_opcode::dissasm()
|
||||
string shil_opcode::dissasm() const
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{
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||||
stringstream ss;
|
||||
ss << shilop_str[op] << " " << dissasm_param(rd,false) << dissasm_param(rd2,true) << " <= " << dissasm_param(rs1,false) << dissasm_param(rs2,true) << dissasm_param(rs3,true);
|
||||
ss << shilop_str[op] << " " << dissasm_param(rd,false) << dissasm_param(rd2,true) << " <- " << dissasm_param(rs1,false) << dissasm_param(rs2,true) << dissasm_param(rs3,true);
|
||||
return ss.str();
|
||||
}
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||||
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